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SR锁存器
- 其中（a）和（b）是等效的。
电平触发
- 同步SR触发器，也称电平触发SR触发器：
- 加异步置位
- 如果把上述触发器的输入端加上一个反相器改为单端输入则构成了D触发器：
- D触发器也可以利用CMOS传输门来实现：
- 这类电平触发器特点是时钟信号高电平持续时期输出随输入同步变化，低电平时保持下降沿时刻的状态
脉冲触发
- 主从SR触发器：
- 本质上只是串联了两个SR触发器；
- 特点是输出只在时钟信号的下降沿时刻，根据下降沿时刻主触发器的输出，变化一次，也就是说，如果高电平持续时间内最后一次操作是置1，那么即使下降沿时刻SR是00，输出也会置1，只看最后一次置1或置0操作，如果全程没有置1或置0操作才是保持；
- 但主触发器在时钟信号的有效电平持续时间内一直随输入变化多次；
- 框内输出端的两个符号表示延迟输出；
- 之所以叫脉冲触发是因为一次时钟脉冲对应输出端的一次变化；
- CLK栏内符号表示高电平有效的脉冲触发，如果时钟输入加小圆圈则是低电平有效，这时CLK栏内符号箭头标注在上升沿，在上升沿时刻改变输出
- 除了D触发器外，上述所有模型都存在一个问题：S和R同时为1时输出是不确定的，因此不能出现S和R同时为1的输入。为了解决这个问题提出了主从JK触发器 ，是将从触发器的输出作为主触发器的输入实现，并且由于输入端的功能不同，为了区别输入端叫J和K而不叫S和R：
- 与主从SR触发器不同的是JK在都是1的时候具有了意义，即翻转：当时钟下降沿到来时刻，如果J K为1，则输出被转置，原来是1则变为0，原来是0则变为1；还有一点不同是，主触发器只可能翻转一次，即Q等于1时主触发器只接受置0信号，Q等于0时主触发器只接受置1信号，一旦翻转了就不会再改变了。所以无论是SR触发器还是JK触发器都不能只根据时钟下降沿到来的时刻的输入来判断输出而是要考虑时钟高电平持续时间内输入的变化过程
边沿触发器
- 出于上述讨论问题，希望输出只根据时钟信号的下降沿到来时刻的输入来决定，这便是边沿触发器
- SR触发器之所以并非根据时钟信号的下降沿到来时刻的输入来决定输出，是因为主触发器的00状态会记忆此前的输入状态，因此改成D触发器就没有00状态了，这就可以通过两个D触发器来实现边沿触发器：
- 这是上升沿触发的边沿触发器，CLK为低电平时FF1输出一直随输入变化，当上升沿到来时刻Q1’被传输到FF2，因此整个电路只在时钟信号的上升沿时刻改变输出，且只取决于上升沿时刻的输入
- 在图形符号中CLK输入端标记">"表示上升沿触发的边沿触发器，下降沿则加一个小圆圈。在特性表中则表示为一个箭头，向上是上升沿触发，向下是下降沿：
- 边沿触发器还有一种维持阻塞结构，是在SR触发器上加了两个与非门和4条线组成的，4条线1234分别是置1维持线、置0维持线、置0阻塞线、置1阻塞线，特性表和上述边沿触发器一样，一般在TTL门电路中使用较多：
- 还可以把这个改成单输入的，其中2线既是置0维持线又是置1阻塞线：
- 还有一种实现结构：
- 下降沿触发。原理是G7 G8的传输延迟时间大于锁存器的反转时间。G1到G6组成一个特殊的锁存器而G7和G8是输入控制门。
- CLK为0时，G3 G1 G5 G4构成一个SR锁存器，且处于维持状态，其它4个门被锁定；
- 上升沿到来时G2 G6先与G7 G8导通，G2 G1 G6 G4构成SR锁存器且处于维持状态，等到G7 G8导通后G3 G5已经被锁住了，不会影响输出，所以输出继续维持不变
- 只有当下降沿到来时，G2 G6先被锁住而G7 G8还没反应过来，于是将下降沿到来时刻的输入导致的M N的状态输入G3 G1 G5 G4组成的锁存器，随后G7 G8被锁住，触发器输出为下降沿到来时刻的输入。
- 输入端是J K而不是S R说明当J K 同时为1时输出将被转置，与J K触发器一样的特性。
- 综上讲述的多种触发器，可以将触发器按逻辑功能分类为SR触发器、JK触发器、D触发器和T触发器。描述触发器的逻辑的方法有特性表、函数式和状态转换图：
- SR触发器
- JK触发器：
- 接下来是上面没有讲到的T触发器，T触发器的逻辑是在时钟信号到来时，当输入为1时翻转，输入为0时保持；T触发器可以通过将JK触发器的两个输入端连在一起实现，因此通常没有专门的T触发器卖
- D触发器：
- JK触发器既可以实现SR触发器又可以实现T触发器，因此触发器产品中只有JK触发器和D触发器，不需要SR触发器和T触发器：
- 电路结构和触发方式是一一对应的，凡是采取同步SR结构的一定是电平触发，主从SR结构的一定是脉冲触发，两个电平触发D触发器结构或门电路传输延时结构或维持阻塞结构一定是边沿触发。但电路结构和逻辑未必是对应的，如维持阻塞既可以是SR触发器又可以是JK触发器还可以是D触发器